3.7 实验七 4选1多路选择器

3.7.1 实验目的

（1）熟悉和掌握FPGA开发流程和Quartus软件使用方法；

（2）通过实验理解基本逻辑门电路；

（3）学习用Verilog HDL行为级描述方法描述组合逻辑电路。

3.7.2 实验任务

设计一个4选1多路选择器。

3.7.3实验原理

4选1多路选择器，即从输入的四个数据中选择其中一个。通过定义两个变量，产生四种状态，分别对应四个数据的输出。由此可得到如下真值表。将输入的a,b,c,d,s0,s1和输出Y的关系写成逻辑表达式则打得到：

$Y=a(s0’s1’)+b(s0’s1)+c(s0s1’)+d(s0s1)$

表1-6 4选1多路选择器真值表

X	S0	S1	Y
a	0	0	a
b	0	1	b
c	1	0	c
d	1	1	d

3.7.4 逻辑电路

3.7.5 Verilog HDL建模描述

4选1多路选择器程序清单mult4.v

module mult4
(
input wire a,           //定义四位输入
input wire b,
input wire c,
input wire d,
input wire [1:0]  sel,  //定义输出的选择变量
output reg  led    	   //定义选择器输出结果对应的led
);
always@(sel)           //根据sel结果选择输出，当sel变化时执行
	begin
		case(sel)
			2'b00: led = a;
			2'b01: led = b;
			2'b10: led = c;
			2'b11: led = d;
		endcase
	end
endmodule

3.7.6实验步骤

1.打开Quartus，建立工程。

2.新建Verilog HDL设计文件，并键入设计代码。

3.综合并分配管脚，将输入信号a、b分配至拨码开关，将输出信号led0~led3分配至板卡上的LED。

信号	FPGA PINs
Sel[0]	J11
Sel[1]	J14
a	J12
b	H11
c	H12
d	H13
led	N15

4.构建并输出编程文件，烧写至FPGA的Flash之中。

5.按下对应按键/拨动拨码开关，观察输出结果。